出访人员名单（含领队）

周茹平

出访国家（地区）

美国

实际

出访时间

2026年07月25日

至2026年07月31日

实际往返路线（相关城市）

上海——洛杉矶——长滩——洛杉矶——上海

出访任务

参加芯片到系统大会（DAC 2026）并做论文汇报

出

访

成

果

报

告

本人有幸参加了2026年7月26日至29日在美国加利福尼亚州长滩举行的第63届ACM/IEEE设计自动化大会（Design Automation   Conference，DAC   2026），并在会议期间进行了论文汇报。DAC是电子设计自动化、集成电路设计与系统设计领域具有重要国际影响力的学术会议之一，汇聚了来自世界各地高校、科研机构及相关企业的研究人员和工程技术人员。会议内容涵盖电子设计自动化、集成电路设计与验证、人工智能辅助芯片设计、先进封装、新型计算系统及相关交叉研究，为学术界和产业界展示最新研究成果、交流前沿技术并探讨行业发展趋势提供了重要平台。

本人本次汇报的论文题目为《AccDRC: FPGA Acceleration for VLSI DRC with Cell-aware Layout   Partitioning》（AccDRC：基于单元感知布局划分的VLSI设计规则检查FPGA加速框架）。该工作面向先进工艺下设计规则数量和版图规模不断增长所带来的设计规则检查（Design Rule Checking，DRC）效率问题，提出了一套基于FPGA的高性能DRC加速框架。该方法首先采用单元感知的版图划分策略，在保留版图层次结构特征的基础上生成负载相对均衡的检查任务；随后通过数据重组减少冗余几何数据和无效计算；最后利用可重构FPGA检查架构，实现多类距离规则的统一处理以及规则级、任务级和数据级并行计算。实验结果表明，该方法能够显著提升间距、宽度和包围等典型设计规则的检查效率，相较CPU和GPU实现分别取得最高1071.03倍和26.07倍的加速，同时保持准确的检查结果。

在论文汇报过程中，本人围绕研究背景、关键问题、整体框架、版图划分方法、数据重组策略、FPGA并行检查架构及实验结果进行了系统介绍，并进行了相关技术演示。汇报结束后，本人与现场专家学者围绕先进工艺下大规模版图处理、DRC任务划分、FPGA并行加速、数据传输开销以及多类型规则统一检查等问题进行了交流。相关讨论使本人进一步认识到面向实际工业版图开展高性能物理验证所面临的关键挑战，也获得了关于系统扩展性、复杂规则支持和软硬件协同优化等方面的有益建议，为后续进一步完善相关研究提供了重要参考。

会议期间，本人按照大会日程参加了相关学术报告、专题研讨和技术交流活动。7月26日参加大会相关专题活动，了解电子设计自动化及新型芯片设计方法的最新进展；7月27日至29日参加大会正式技术报告和相关学术交流，其中7月27日完成本人论文的现场汇报，并与相关领域研究人员就论文内容和后续研究方向进行交流。同时，通过大会相关技术展示和交流活动，进一步了解了当前芯片设计自动化、人工智能辅助EDA及先进芯片设计领域的发展趋势。

通过参加DAC   2026，本人顺利完成了论文的国际会议汇报，向国内外相关领域的研究人员展示了在VLSI设计规则检查与FPGA加速方面取得的研究成果，并获得了具有参考价值的意见和建议。此次出访进一步拓宽了本人的学术视野，加深了对先进工艺物理验证、电子设计自动化及软硬件协同加速技术最新进展的认识，也加强了与国内外相关研究人员的学术交流。会议期间获得的研究启发和交流成果，对本人后续开展面向先进制程的VLSI物理设计与验证加速研究具有积极意义，并为进一步提高科研工作的系统性、工程实用性和创新性奠定了良好基础。

该团组已进行事后公示，并无异议。　　　　　　　　　　　　        （领队签字）

遵守外事纪律情况（含意见和建议等）：

严格遵守出访纪律。